《電子技術應用》
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一種快速鎖定鎖相環的方案設計
2019年電子技術應用第11期
潘鴻澤1,王東興1,宋明歆2
1.哈爾濱理工大學 理學學院,黑龍江 哈爾濱150080;2.海南大學,海南 海口 570228
摘要: 提出了一種鎖相環快速鎖定的方案,在傳統鎖相環基礎上,額外設置輔助充電模塊,此模塊可實現在輸入參考時鐘與反饋時鐘頻率差距較大時,提供大電流對濾波器中的電容充電,在臨近鎖定狀態時退出快速鎖定模式切斷充電通路,因此極大地縮短了的鎖定時間,并基于電路仿真驗證了方案的可行性與穩定性。
中圖分類號: TN432
文獻標識碼: A
DOI:10.16157/j.issn.0258-7998.190684
中文引用格式: 潘鴻澤,王東興,宋明歆. 一種快速鎖定鎖相環的方案設計[J].電子技術應用,2019,45(11):47-50.
英文引用格式: Pan Hongze,Wang Dongxing,Song Mingxin. A design of a fast lock-in phase lock loop[J]. Application of Electronic Technique,2019,45(11):47-50.
A design of a fast lock-in phase lock loop
Pan Hongze1,Wang Dongxing1,Song Mingxin2
1.Harbin University of Science and Technology,Harbin 150080,China;2.Hainan University,Haikou 570228,China
Abstract: In this paper, a fast lock-in scheme of PLL is proposed. On the basis of traditional PLL, an auxiliary charging module is added. This module can charge the capacitor of the filter with a large current when there is an obvious difference between the frequency of input reference clock and feedback clock, and quit the fast lock-in mode and cut-off the charging path when the frequency gap becomes small, which greatly shortens the lock-in time. The feasibility and stability of the approach are verified by circuit simulation.
Key words : phase lock loop;phase-frequency detector;charge pump;filter;voltage controlled oscillator

0 引言

    鎖相環作為集成電路中關鍵的模塊,被廣泛地應用于各領域中。作為數字電路的“心臟”,鎖定時間被視為關鍵的指標。一個典型的鎖相環環路如圖1所示,其開環傳遞函數表示為:

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其中Icp電荷泵鏡像電流,Kvco壓控振蕩器增益,N為分頻比,ωlpf濾波器-3 dB帶寬。鎖相環的閉環傳遞函數表達為:

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    將式(2)整理為標準二階系統傳遞函數:

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    對此閉環系統的輸入施加X(s)=1/s的階躍信號時,得到輸出信號:

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    對式(6)作拉普拉斯反變換,得到該系統在欠阻尼(0<ξ<1) 情況下的時域響應:

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1 快速鎖定方案原理

    本文實現快速鎖定的方案如圖2所示,在典型鎖相環環路中設置輔助充電模塊,其內部由模式鑒別邏輯電路、電流源、開關構成。模式鑒別邏輯電路實現的功能為:在參考時鐘與反饋時鐘頻率相差較大時,控制開關閉合,使電流源為濾波器中的電容充電,進入快速鎖定模式;當參考時鐘與反饋時鐘頻率相近時,控制開關斷開,關閉電流源輸出通道,退出快速鎖定模式。

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    因此,減小鎖定時間的關鍵問題轉化為:如何分辨參考時鐘與反饋時鐘的頻率差距,并轉化為電路的實現方式。

    在鎖相環初啟動時,振蕩器處于起振階段,由于振蕩器控制信號(Vcont)電壓較低,反饋時鐘(clk_fb)頻率較為緩慢,其頻率與參考時鐘信號(clk_ref)頻率相差較大,如圖3所示,在每個反饋時鐘信號的周期內,參考時鐘信號經歷了多個周期。故可將每個反饋時鐘周期內參考時鐘經歷的周期個數作為分辨快速鎖定模式的依據。本設計中周期個數取值為2,即在每個反饋時鐘周期間隔內,若檢測到存在兩個或兩個以上的參考時鐘周期,則判定進入快速鎖定模式,若檢測到小于兩個參考時鐘周期,則退出快速鎖定模式。在退出快速鎖定模式后,僅依靠傳統電荷泵對濾波器中的電容充電,直至鎖相環達到鎖定狀態。

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2 方案實現與仿真

    一種以上述判別方式實現的模式鑒別邏輯電路如圖4所示,該電路由一個二選一數據選擇器(Mux2)和一個二位二進制計數器(Counter2)構成,其內部信號描述為:A與B為數據選擇器的待選擇信號,s為選擇控制信號,rst為計數器的異步復位信號,clk為計數器的時鐘信號,A1與A0分別為計數器的高位與低位輸出。

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    此時序電路的波形圖如圖5所示,每次反饋時鐘的上升沿都會執行異步復位功能,計數器輸出A1A0=2′b00,此時低電位的A1信號會使clk_ref信號通過數據選擇器,控制計數器開始計數。當計數器輸出達到2′b10時,高電位的A1信號使得數據選擇器的輸出發生變化,計數器不再計數并保持當前的輸出狀態,直到下一次輸出被復位。當反饋時鐘頻率足夠大時,每次反饋時鐘周期內無法檢測到兩個參考時鐘周期,A1將一直保持低電位。故可將A1信號作為控制開關的信號(en)。

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    圖4中計數器的RTL級電路如圖6所示,異或門與反相器構成的次態邏輯為A1A0(次態)=A1A0+1,以此實現計數功能,若存在最高位進位則溢出。

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    上述模式鑒別邏輯電路存在一個缺點,在參考時鐘與反饋時鐘頻率差距較大時,每次復位后en信號都保持兩個參考時鐘周期的低電位,開關斷開,時間未被有效地利用。一個解決此問題的方法如圖7所示,在輸出處連接一個D觸發器,先鎖存前一個周期得到的高位信號,再執行復位操作。為了保證鎖存與復位的先后順序,使用了一個緩沖器(Buffer)。

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    圖7改進的模式鑒別邏輯電路的實際仿真結果如圖8所示,在兩個信號頻率相近時,由于相位的差別,反饋時鐘周期內有可能存在兩個參考時鐘的上升沿,因此在臨近鎖定狀態時,en信號翻轉屬于正常現象。然而一個值得注意的問題是:在最開始的一段時間內,en信號為低,并沒有進入到快速鎖定模式。造成這種現象的原因為:由于振蕩器在最開始起振的過程中頻率緩慢,使分頻器輸出的第一個上升沿到來過于遲緩,而D觸發器依靠此上升沿鎖存高位信號,故在開始的一段時間內en信號保持為低,未能進入到快速鎖定模式。

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    上述問題可以通過在時域內增加窗口的方法解決,如圖9所示。將圖9(a)中的階躍(step)信號與圖9(b)中的en_pre信號作邏輯處理,得到與圖9(c)中的en信號,執行此邏輯的真值表如表1所示。

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    整理成最簡邏輯表達式為:

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    進一步改進的模式鑒別器如圖10所示,添加了反相器和與非門實現了式(11)的邏輯功能。在鎖相環剛開始啟動時,step信號為低,無論en_pre信號為何值,en都保持為高,直接進入到快速鎖定模式,而當step信號為高時失去作用,振蕩器已經建立了一段時間,此時en信號的邏輯值與en_pre信號相同。

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    在圖10中由3個級聯的四分頻器(Div4)與數據選擇器構成的反饋環路中,step信號最初為低電位,使得clk_ref通過數據選擇器并控制分頻器開始翻轉,當step信號達到高電位時,切換數據選擇器的輸入,使分頻器不再工作。以此方式,控制分頻比可以得到任意上升位置的階躍信號。分頻比視具體情況而定(例如本次設計中參考時鐘周期為50 ns,經過64分頻后得到3 μs左右的低電平窗口,足夠覆蓋圖8中信號在最開始階段的低電位時間段)。

   進一步改進的模式鑒別邏輯電路仿真結果如圖11所示,Vcont_normal與Vcont_fast分別代表了普通鎖相環環路與應用本文方案的鎖相環環路在相同濾波器的條件下的振蕩器控制信號。濾波器參數分別為:C1=120 pF,C2=25 pF,R1=15 kΩ。當指定環路帶寬ωc與相位裕度φc時,濾波器參數由下列公式給出[6]

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    仿真結果表明,傳統環路與經過本文提出的方法加速的環路的鎖定時間分別為61 μs與15 μs,因此極大地減少了鎖定時間,且鎖定時間仍可以通過調整充電電流進一步改善。

3 結論

    在傳統鎖相環的基礎上,引入了輔助充電模塊,通過不斷地對模式鑒別邏輯電路結構優化,在無需改變普通鎖相環環路參數情況下,達到了縮短鎖定時間的目的。仿真結果表明,在相同的濾波器參數下,與傳統的典型鎖相環環路相比,鎖定時間降低了約75%,且仍有改善空間,該方案可應用于絕大多數電荷泵鎖相環的設計當中。

參考文獻

[1] AMOURAH M,KRISHNEGOWDA S,WHATELY M.A novel OTA-based fast lock PLL[C].Proceedings of the IEEE 2013 Custom Integrated Circuits Conference,2013:1-4.

[2] AMOURAH M,WHATELY M.A novel switched-capacitor-filter based low-area and fast-locking PLL[C].2015 IEEE Custom Integrated Circuits Conference(CICC),2015:1-6.

[3] ABEDI M,HASANI J Y.A fast locking phase-locked loop with low reference spur[C].Iranian Conference on Electrical Engineering(ICEE),2018:92-97.

[4] 但慧明,柴旭朝,于宗光,等.一種用于鎖相環快速鎖定的動態鑒頻鑒相器[J].微電子學,2010,40(5):653-656,661.

[5] 韋雪明,李平.一種可快速鎖定的低抖動自偏置鎖相環設計[J].微電子學,2011,41(2):185-188.

[6] 姜梅,劉三清,李乃平,等.用于電荷泵鎖相環的無源濾波器的設計[J].微電子學,2003(4):339-343.



作者信息:

潘鴻澤1,王東興1,宋明歆2

(1.哈爾濱理工大學 理學學院,黑龍江 哈爾濱150080;2.海南大學,海南 海口 570228)

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